Indonesia | English
DIPA
Judul
Rancangan Bangun Real Time Radar Baseband Processor Menggunakan Teknologi FPGA
Outline
Usulan kegiatan ini bertujuan untuk melakukan rancang bangun Real Time Radar Processor menggunakan teknologi FPGA yang dapat diterapkan pada sistem radar FMCW secara umum. Kegiatan ini akan terbagi menjadi dua tahap pengerjaan sesuai dengan tahun anggaran penelitian yang diusulkan. Pada tahun 2014 dilakukan rancang bangun sub sistem radar Real Time radar Processor yang berfungsi sebagai Range-Doppler Processor untuk melakukan proses ekstraksi sinyal beat (video) yang dihasilkan oleh Analog RF Front-End Radar menjadi informasi Jarak dan Kecepatan Radial. Sedangkan pada tahun 2015 akan dilakukan rancang bangun sub sistem radar Real Time Radar Processor yang berfungsi sebagai Adaptif Tresholding untuk proses deteksi, memisahkan obyek radar terhadap gangguan lingkungan sekitarnya (Clutter removal). Kegiatan ini dilakukan untuk memperbaiki arsitektur sistem pengolahan sinyal yang saat ini digunakan pada sistem radar FMCW yang dikembangkan oleh PPET-LIPI. Perbaikan arsitektur disini ditujukan untuk memisahkan beberapa proses yang saat ini dilakukan oleh CPU konvensional kedalam sebuah hardware pengolah sinyal terpisah untuk mengurangi beban kerja (bottleneck) CPU, terutama untuk bagian yang memerlukan proses matematik secara parallel dan real time. Dalam penelitian ini diusulkan untuk menggunakan sistem berbasis FPGA yang memiliki flexibilitas dan kemampuan lebih baik untuk digunakan sebagai unit pengolahan sinyal radar FMCW, terutama kemampuan untuk menangani proses matematik secara paralel, yang secara langsung akan mengurangi waktu pengolahan sinyal. FPGA juga memiliki tingkat konsumsi daya yang lebih rendah dan ukuran yang lebih kecil dibandingkan CPU konvensional. Hal ini sangat menguntungkan untuk membuat sebuah sistem radar yang semakin ringkas. Kegiatan akan lebih difokuskan pada rancang bangun teknik / arsitektur pengolahan sinyal radar yang dapat di implementasikan pada sistem FPGA. Hasil kegiatan ini diharapkan dapat memperbaiki kinerja pemrosesan sinyal radar yang saat ini dikembangkan oleh PPET-LIPI pada khusunya dan menghasilkan unit pemrosesan sinyal digital Radar FMCW yang dapat digunakan secara umum. Selain itu, disain dan pengembangan modul subsistem radar ini diharapkan dapat menekan biaya dalam pembangunan sistem radar.
KoordinatorRatna Indrawijaya
Tahun Kegiatan2014
KategoriDIPA
Tahun Ke1 dari 2
Sumber DanaAPBN
LokasiLaboratorium / studio
Bidang Prioritas
OutputDesain,Prototipe,Publikasi Ilmiah

Anggota